Skip to content

kanyevsky.kpi.ua

VHDL office. FPGA design. VHDL study. VHDL programming.

  • Головна сторінка
  • Новини
  • Про нас
    • Основні розробки
      • 2015 -2016
    • Список наукових праць
      • Список наукових праць до 2000 р.
  • Нові публікації
  • Студентам
    • Підручники
    • Презентації лекційного матеріалу з вивчення VHDL
    • Алгоритми і структури даних
    • Технології проектування комп’ютерних систем
    • Курс лабораторних робіт з комп’ютерної схемотехніки на VHDL
    • Курс лабораторних робіт з цифрової обробки сигналів.
    • Теми бакалаврських і дипломних робіт.
  • Генератори модулів
  • Корисні IP Cores
    • Поведінкова модель процесора ШПФ.
    • Обчислювальний модуль 16-розрядного RISC- мікропроцесора.
  • VHDL та проектування ПЛІС
    • Підручник VHDL
    • Аналіз цифрових фільтрів за допомогою VHDL. Фазові та маскуючі фільтри.
    • Моделі генераторів сигналів та їх обробка на VHDL
    • Статті
      • Генератор модулів фільтрів для ПЛІС
      • Конфігурована обчислювальна система для вирішення задач лінійної алгебри
      • Алгоритмічні моделі обробки потоків даних
      • VHDL як алгоритмічна мова для опису паралельних алгоритмів
  • Контакти
  • Головна сторінка
  • Новини
  • Про нас
    • Основні розробки
      • 2015 -2016
    • Список наукових праць
      • Список наукових праць до 2000 р.
  • Нові публікації
  • Студентам
    • Підручники
    • Презентації лекційного матеріалу з вивчення VHDL
    • Алгоритми і структури даних
    • Технології проектування комп’ютерних систем
    • Курс лабораторних робіт з комп’ютерної схемотехніки на VHDL
    • Курс лабораторних робіт з цифрової обробки сигналів.
    • Теми бакалаврських і дипломних робіт.
  • Генератори модулів
  • Корисні IP Cores
    • Поведінкова модель процесора ШПФ.
    • Обчислювальний модуль 16-розрядного RISC- мікропроцесора.
  • VHDL та проектування ПЛІС
    • Підручник VHDL
    • Аналіз цифрових фільтрів за допомогою VHDL. Фазові та маскуючі фільтри.
    • Моделі генераторів сигналів та їх обробка на VHDL
    • Статті
      • Генератор модулів фільтрів для ПЛІС
      • Конфігурована обчислювальна система для вирішення задач лінійної алгебри
      • Алгоритмічні моделі обробки потоків даних
      • VHDL як алгоритмічна мова для опису паралельних алгоритмів
  • Контакти

Генератори модулів

→ Генератор МОДУЛІВ КВАДРАТНОГО КОРЕНЯ

→ Генератор РЕКУРСИВНИХ ФІЛЬТРІВ БЕЗ БЛОКІВ МНОЖЕННЯ

  • УкраїнськаУкраїнська
  • EnglishEnglish
  • РусскийРусский
  • Головна сторінка
  • Новини
  • Про нас
    • Основні розробки
      • 2015 -2016
    • Список наукових праць
      • Список наукових праць до 2000 р.
  • Нові публікації
  • Студентам
    • Підручники
    • Презентації лекційного матеріалу з вивчення VHDL
    • Алгоритми і структури даних
    • Технології проектування комп’ютерних систем
    • Курс лабораторних робіт з комп’ютерної схемотехніки на VHDL
    • Курс лабораторних робіт з цифрової обробки сигналів.
    • Теми бакалаврських і дипломних робіт.
  • Генератори модулів
  • Корисні IP Cores
    • Поведінкова модель процесора ШПФ.
    • Обчислювальний модуль 16-розрядного RISC- мікропроцесора.
  • VHDL та проектування ПЛІС
    • Підручник VHDL
    • Аналіз цифрових фільтрів за допомогою VHDL. Фазові та маскуючі фільтри.
    • Моделі генераторів сигналів та їх обробка на VHDL
    • Статті
      • Генератор модулів фільтрів для ПЛІС
      • Конфігурована обчислювальна система для вирішення задач лінійної алгебри
      • Алгоритмічні моделі обробки потоків даних
      • VHDL як алгоритмічна мова для опису паралельних алгоритмів
  • Контакти

Позначки

Durbin algorithm processor ESL FPGA IP-XACT lattice filter RISC RTL VHDL ГСПД ООП ПЛІС Платформа Trion САПР ФВЧ ФНЧ аutoregressive analysis авторегресійний аналіз адаптивний фільтр алгоритм архітектурa високорівневий синтез граф потоків даних комп'ютерні архітектури маскуючі фільтри метод Холецького раціональні дроби рекурсивний цифровий фільтр рекурсивні цифрові фільтри розпаралелювання розподіл ресурсів фазовий фільтр фазові фільтри

Архіви

  • Березень 2021
  • Березень 2020
  • Вересень 2019
  • Червень 2019
  • Жовтень 2018
  • Травень 2018
  • Квітень 2017
  • Серпень 2016
  • Квітень 2016
  • Листопад 2015
  • Червень 2013
  • Грудень 2010
  • Жовтень 2010
  • Вересень 2010
  • Травень 2010
  • Квітень 2010
  • Березень 2010
  • Травень 2009
  • Facebook Интересуюсь VHDL
  • Email Сергієнка А. М.: a.ser@i.ua
  • Головна сторінка
  • Новини
  • Про нас
    • Основні розробки
      • 2015 -2016
    • Список наукових праць
      • Список наукових праць до 2000 р.
  • Нові публікації
  • Студентам
    • Підручники
    • Презентації лекційного матеріалу з вивчення VHDL
    • Алгоритми і структури даних
    • Технології проектування комп’ютерних систем
    • Курс лабораторних робіт з комп’ютерної схемотехніки на VHDL
    • Курс лабораторних робіт з цифрової обробки сигналів.
    • Теми бакалаврських і дипломних робіт.
  • Генератори модулів
  • Корисні IP Cores
    • Поведінкова модель процесора ШПФ.
    • Обчислювальний модуль 16-розрядного RISC- мікропроцесора.
  • VHDL та проектування ПЛІС
    • Підручник VHDL
    • Аналіз цифрових фільтрів за допомогою VHDL. Фазові та маскуючі фільтри.
    • Моделі генераторів сигналів та їх обробка на VHDL
    • Статті
      • Генератор модулів фільтрів для ПЛІС
      • Конфігурована обчислювальна система для вирішення задач лінійної алгебри
      • Алгоритмічні моделі обробки потоків даних
      • VHDL як алгоритмічна мова для опису паралельних алгоритмів
  • Контакти
Адміністратор: Тетяна Лесик
lesyk@comsys.kpi.ua
PDF icon made by Dimitry Miroliubov from www.flaticon.com

Copyright © 2024 kanyevsky.kpi.ua. All Rights Reserved.

Theme byEducation WordPress Theme

Методичні вказівки до виконання лабораторних робіт(рос.)
TPKS_Lab_excercise_2_RU
Методичні вказівки до виконання лабораторних робіт
TPKS_Lab_excercise_2
Methodical instructions for laboratory excercises
TPKS_Lab_excercise_2_ENG
АСД конспект лекцій
ASD_Lek
Сергієнко А.М., Сергієнко П.А. Багатопроцесорна система на ПЛІС.
RISC2_DFG
Автореферат дисертації
Serg_autor4
Сергиєнко А.М. Архитектура компьютеров.
Apx_comp_rus
Методичні вказівки до виконання курсовго проекту для студентів спеціальності 123 „Комп’ютерна інженерія”
методКП-TPKS
Сергієнко А.М., Виноградов Ю.М., Лесик Т.М. Цифрова обробка сигналів. Комп’ютерний практикум мовою VHDL
DSP_LabS
Sergiyenko A.M., Korneychuk V.I. Digital Networks Design.(student book)
Sergiyenko_DND
A. M. Sergiyenko. Computer Architecture. Part1. (student book)
Apx_comp_eng
A. M. Sergiyenko. Computer Architecture. Part2. (student book)
Apx_comp_eng2
Вступ.Хід проектування схем з VHDL
VHDLLek1
Моделі обчислювачів для VHDL
VHDLLek2
Об'єкти, типи і вирази мови VHDL
VHDLLek3
Послідовні оператори VHDL
VHDLLek4
Паралельні оператори VHDL
VHDLLek5
Процедури і функції. Пакети. Структура програм
VHDLLek6
Атрибути
VHDLLek7
Технологія розробки систем на кристалі
VHDLLek8
АСД. Завдання до виконання лабораторних робіт, частина 1
SDA-1_Metodichka
АСД. Завдання до виконання лабораторних робіт, частина 2
SDA-2_Metodichka
Будова і архітектура ПЛІС
VHDLLek9
Бібліотека IEEE для проектування пристроїв
VHDLLek10
Проектування комбінаційних схем
VHDLLek11
Проектування схем з пам'яттю
VHDLLek12
Проектування керування і керування проектуванням
VHDLlek13
Періодичні алгоритми і конвеєрні обчислювачі
VHDLlek14
Проектування спеціалізованих обчислювачів
VHDLlek15
Перспективи впровадження ПЛІС
VHDLlek16
Графічне проектування арифметико-логічного пристрою. Лаборатоpна робота.
lab1ukr
Проектування арифметико-логічного пристрою структурним стилем. Лабораторна робота.
lab2ukr
Проектування арифметико - логічного пристрою на базі логічних таблиць. Лабораторна робота.
lab3ukr
Використання оператора Generate. Лабораторна робота .
lab4ukr
Проектування арифметико - логічного пристрою стилем потоків даних. Лабораторна робота.
lab5ukr
Проектування арифметико - логічного пристрою з використанням бібліотеки IEEE. Лабораторна робота.
lab6ukr
Синтез кінечного автомата. Лаборатоpна робота.
lab7ukr
Синтез блоку обчислення спецфункції. Лабораторна робота.
lab8ukr
Генератор синусоїдального сигналу. Лабораторна робота.
obrsiglab1ukr
Квадратурний амплітудний змішувач. Лабораторна робота.
obrsiglab2ukr
Фільтр - дециматор. Лабораторна робота.
obrsiglab3ukr
Дискримінатор. Лабораторна робота.
obrsiglab4ukr
Reliability parameters of computers
lab1
Arithmetic and logic unit.
lab01e
Digital Network Design. Short Practical Tutorial
dignetwork_lab
Sine wave generator
labexercise 1
Quadrature Amplitude Mixer
labexercise 2
Decimator Filter
labexercise 3
Discriminator
labexercise 4
Lessons in electric engineering. Electric and electronic engineering.(Part 1)
electric1
Lessons in electric engineering. Electric and electronic engineering.(Part 2)
electric2
Динамически перестраиваемые цифровые фильтры на ПЛИС
EM10_Sergiyenko_dynamic
Вычислительные модели параллельных алгоритмов, реализуемых аппаратно
Caf50_Sergiyenko
Реализация перестраиваемых рекурсивных цифровых фильтров на ПЛИС
HPF_Serg
Пространственный граф синхронных потоков данных
Graph_Serg
Динамически перестраиваемые цифровые фильтры на ПЛИС
SIM10_Sergiyenko
Спецпроцессоры для авторегрессионного анализа сигналов
SergAR09
Применение рациональных дробей в специализированных вычислителях
RacDrobi_Serg
Application Spesific Processors for the AR Signal Analysis
ppam9_Serg_Mas
Проектирование арифметико-логического устройства
lab01
Проектирование счетчика команд
lab02
Проектирование оперативного запоминающего устройства
lab03
Проектирование регистровой памяти
lab04
Проектирование блока умножения
lab05
Проектирование арифметического устройства
lab06
Проектирование ядра микропроцессора
lab070
Сергиенко А.М., Корнейчук В.И. Микропроцессорные устройства на программируемых логических ИС.
MikroprFPGA
Завдання до лабораторних робіт
Zawdannya_Lab4k
Каневский Ю. С. Компьютерная арифметика. Конспект лекций
Arithmet_A5